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酷睿架構(gòu)首款處理器測(cè)試 5大創(chuàng)新解析

　　2006年6月27日，英特爾公司面向服務(wù)器、工作站、通信、存儲(chǔ)和嵌入式細(xì)分市場(chǎng)，大批量上市全新雙核英特爾®至強(qiáng)®處理器5100系列（研發(fā)代碼：Woodcrest）。該處理器基于革命性的全新英特爾®酷睿™微體系架構(gòu)，結(jié)合了許多全新處理器設(shè)計(jì)方法，并以全球非常先進(jìn)的制造工藝，在服務(wù)器性能、能效和成本優(yōu)勢(shì)方面建立了毋庸置疑的領(lǐng)導(dǎo)地位。內(nèi)部訂單顯示，從今天算起，已有150多家廠商，在200多種服務(wù)器和工作站模型里計(jì)劃裝備該處理器。

 Intel攜手眾廠商發(fā)布新一代至強(qiáng)5100系列

　　設(shè)計(jì)上，與Dempsey分離的2*2MB L2緩存設(shè)計(jì)不同，Woodcrest采用4M共享L2緩存。而首批上市的Core2Duo以及Woodcrest Xeon將不支持HT技術(shù)，這項(xiàng)技術(shù)可以使得Dempsey Xeon處理器在某些情況下可以同時(shí)執(zhí)行4個(gè)線程，但是這項(xiàng)技術(shù)有望在稍后的時(shí)間加入到Core2Duo XE以及Woodcrest Xeon中。

　　主板支持方面，Xeon DP和現(xiàn)有的LGA771主板兼容，內(nèi)存采用DDR2內(nèi)存，支持DDR2-533或者DDR2-667，代號(hào)為Bensley平臺(tái)的Woodcrest Xeon DP處理器主板一般集成1條PCI Express顯卡插槽。

　　價(jià)格方面，Xeon DP的千顆批發(fā)單價(jià)從210到850美金不等。全球大部份服務(wù)器廠商都將出貨Xeon DP服務(wù)器產(chǎn)品，其中Apple蘋(píng)果電腦將采用Xeon DP處理器生產(chǎn)新一代Xserve服務(wù)器。盡管Woodcrest于今天發(fā)布，但是Intel將首先滿(mǎn)足OEM和系統(tǒng)集成商的需求，渠道商將于2周后拿到處理器實(shí)物。而零售商表示，盒裝的Woodcrest可能將于8月才在市場(chǎng)上出現(xiàn)。

　　而作為競(jìng)爭(zhēng)對(duì)手的AMD，將于今年8月1日發(fā)布其最新的大型服務(wù)器用處理器?；贚GA 1207針 Socket F，F(xiàn)制程的最新版Opteron。

　　基于英特爾酷睿微體系架構(gòu)的第一款處理器

　　Core微體系架構(gòu)提升了新處理器的性能，同時(shí)也是冠以Intel Core 2 Duo處理器品牌的移動(dòng)和桌面產(chǎn)品的設(shè)計(jì)基礎(chǔ)。Intel Core微架構(gòu)相比上代架構(gòu)，約有70-80%的架構(gòu)和線路被重新設(shè)計(jì)，并加入了五項(xiàng)主要改革，包括寬位動(dòng)態(tài)執(zhí)行、智能功率特性、高級(jí)智能高速緩存、智能內(nèi)存訪問(wèn)以及高級(jí)數(shù)字媒體增強(qiáng)，本文將會(huì)詳細(xì)介紹這五項(xiàng)技術(shù)創(chuàng)新的原理。

英特爾寬位動(dòng)態(tài)執(zhí)行（Intel Wide Dynamic Execution）

　　明顯地，Intel Core微架構(gòu)的Wide Dynmaic Execution和Adcanced Dynamic Executive意念不同，它的出發(fā)點(diǎn)在于如何提高每周期指令處理數(shù)目，改善執(zhí)行時(shí)間及提升處理器的能源效益，Core微架構(gòu)擁有4組Decoder(3 Simple decoders + 1 Complex decoder)，比上代Pentium Pro(P6)/PentiumII/PentiumIII/Pentium M架構(gòu)擁有2 Simple decoders + 1 Complex decoder可多處理一組指令，與AMD K8不同的是它只擁有3組Complex ecoders，正常來(lái)說(shuō)大部份x86指令均可以采用Simple Coder把它翻譯成一個(gè)Micro-Op指令，只有極少數(shù)學(xué)運(yùn)算的指令，需要采用Complex decoders來(lái)把它翻譯為四個(gè)Micro-Ops指令，因此在正常情況下Core微架構(gòu)對(duì)比Netburst及K8有更優(yōu)秀的指令執(zhí)行效率。取消了高時(shí)脈政策，Intel Core微架構(gòu)用回較高效率的14層Pipelines，為了提升分支預(yù)測(cè)的能力及準(zhǔn)確性，Branch Predictor的Bandwitdh提升20B(K8、Banias為16B，Netburst為4B)，這些都是體現(xiàn)了"Wide"的意念。

　　Wide Dynamaic Execution首次加入了Macro-Fusion技術(shù)。在舊世代的微架構(gòu)中，每個(gè)指令被送來(lái)時(shí)其解碼及執(zhí)行動(dòng)作是完全獨(dú)立的，但I(xiàn)ntel Core微架構(gòu)可以讓常見(jiàn)的指令組例如一個(gè)Compare指令配隨后擁有一個(gè)Jump指令，便可把這個(gè)指令組合成單一的Micro-Op指令，這令Core微架構(gòu)在特定情況下每個(gè)周期有運(yùn)算五組指令，據(jù)Intel表示大部份x86程序，約每十至十五個(gè)指令就會(huì)出現(xiàn)一組可透過(guò)Macro -Fusion被組合，因此減少了程序執(zhí)行所需運(yùn)算時(shí)間、提升效能卻不會(huì)增加處理器的功耗，為此Intel亦改良ALU(Arithmetic Logic Unit)部份以支援Macro-Fusion技術(shù)。

英特爾智能功率特性（Intel Intelligent Power Capability）

 

 

　　由于上代Prescott處理器功耗表現(xiàn)并未如理想，故新一代Core架構(gòu)針對(duì)功耗上作出重良的改善稱(chēng)為Intel Intelligent Power Capability技術(shù)，處理器在制程技術(shù)作出優(yōu)化，例如采用先進(jìn)的65奈米Strained Silicon技術(shù)、加入Low-K Dielectric物質(zhì)及增加金屬層，相比上代90奈米制程減少漏電情況達(dá)1千倍。但最值得注意的是，Intel加入了細(xì)微的邏輯控制機(jī)能獨(dú)立開(kāi)關(guān)各運(yùn)算單元，只有需要時(shí)才會(huì)被開(kāi)啟，避免閑置時(shí)出現(xiàn)不必要的功耗浪費(fèi)，稱(chēng)為Sleep Transistors技術(shù)，此外，把核心各個(gè)Buses及Array采用獨(dú)立控制其VCC電壓，當(dāng)這些部份被閑置時(shí)會(huì)被運(yùn)作于低功耗模式中。

 

　　以往要實(shí)現(xiàn)達(dá)成Power Gating是十分困難，因?yàn)樵谠_(kāi)關(guān)的過(guò)程需要消耗一定程度的能源，而且需要克服由休眠至恢復(fù)工作出現(xiàn)的延遲值，故此在Intel Intelligent Power Capability設(shè)計(jì)考慮到如何優(yōu)化Sleep Transistor的應(yīng)用，并確保不會(huì)因Sleep Transistors技術(shù)而影響效能表現(xiàn)。在Computex TW 06期間，Intel就曾展示一臺(tái)Core 2 Duo E6300(1.86GHz/2MB L2/1066MHz FSB)在沒(méi)有采用風(fēng)扇輔助下完全負(fù)載前景播放HD WMV9影片、背景同時(shí)不斷重覆Lame Audio Encoding WAV to MP3壓縮，經(jīng)過(guò)20分鐘后仍能保持正常運(yùn)作，用手觸摸處理器散熱器表面只是微熱，相反北橋散熱器的溫度要比它還要燙手，很難想像這顆65W TDP的處理器竟有如高水準(zhǔn)表現(xiàn)，據(jù)Intel表示由于影片壓縮工作部份核心元件并不會(huì)被使用，會(huì)被關(guān)掉或是運(yùn)作于低功耗模式中，縱使其他核心部份正部完全負(fù)載。

 

英特爾高級(jí)智能高速緩存（Intel Advanced Smart Cache）

 

 

　　Intel第一代雙核心處理器設(shè)計(jì)只是單純地把兩顆核心封裝在一起，并分享同一個(gè)Front Side Bus(FSB)頻寬，當(dāng)其中一顆核心使用FSB時(shí)，另一顆便需要等待另一顆的完成才能使用FSB，加上Intel FSB設(shè)計(jì)是單向存取，還需要透過(guò)北橋來(lái)讀取系統(tǒng)記憶體資料，均嚴(yán)重加重Intel的FSB工作量，兩顆核心亦沒(méi)有直接溝通的橋梁，如果CPU 0的L2 Cache需要讀取CPU 1的L2 Cache，更是需要經(jīng)過(guò)FSB及北橋才能達(dá)至出現(xiàn)嚴(yán)重的延遲。

 

　　Intel Core微架構(gòu)對(duì)此作出了大幅改良，全新的Intel Advanced Smart Cache有效加強(qiáng)多核心架構(gòu)的效率，傳統(tǒng)的雙核心設(shè)計(jì)每個(gè)獨(dú)立的核心都有自己的L2 Cache，但I(xiàn)ntel Core微架構(gòu)則是透過(guò)核心內(nèi)部的Shared Bus Router共用相同的L2 Cache，當(dāng)CPU 1運(yùn)算完畢后把結(jié)果存在L2 Cache時(shí)，CPU 0便可透過(guò)Shared Bus Router讀取CPU 1放在共用L2 Cache上資料，大幅減低讀取上的延遲并減少使用FSB頻寬，同時(shí)加入L2 & DCU Data Pre-fetchers及Deeper Write output緩沖記憶體，大幅增加了Cache的命中率。

 

　　相比現(xiàn)時(shí)K8的雙核心L2 Cache架構(gòu)，也是比不上Advanced Smart Cache設(shè)計(jì)，因?yàn)楣灿肔2 Cache能進(jìn)一步減少了Cache Misses的情況，K8微架構(gòu)在CPU 0需要讀取CPU 1 L2 Cache的資料時(shí)，需要向System Request Interface提向要求并透過(guò)Crossbar Switch就把取讀資料，但CPU 0發(fā)現(xiàn)讀取自己的L2 Cache沒(méi)有該筆資料才會(huì)要求讀取CPU 1的L2 Cache資料，情況等同于CPU 0的L3 Cache，而共用的L2 Cache設(shè)計(jì)卻沒(méi)有以上需要，AMD已明確在下一代K8L微架構(gòu)中加入相似Shared Cache技術(shù)，但K8L產(chǎn)品在AMD Roadmap中暫定于2007年H2才能登場(chǎng)。

 

　　Smart Cache架構(gòu)還有很多不同的好處，例如當(dāng)兩顆核心工作量不平均時(shí)，如果獨(dú)立L2 Cache的雙核心架構(gòu)有機(jī)會(huì)出現(xiàn)其中一顆核心工作量過(guò)少，L2 Cache沒(méi)有被有效地應(yīng)用，但另一顆核心的L2 Cache卻因工作量過(guò)重，L2 Cache容量沒(méi)法應(yīng)付而需要傳取系統(tǒng)記憶體，值得注意的是它并無(wú)法借用另一顆核心的L2 Cache空間，但SmartCache因L2 Cache是共用的而沒(méi)有這個(gè)問(wèn)題。

 

　　Shared Bus Router除了更有效處理L2 Cache讀取外，還會(huì)為雙核心使用FSB傳輸進(jìn)行排程，新加入的Bandwidth Adaptation機(jī)制改善了雙核心共用FSB時(shí)的效率，減少不必要的延遲，其實(shí)這個(gè)Shared Bus Router設(shè)計(jì)確實(shí)有點(diǎn)像K8的System Request Interface及Crossbar Switch的用途。此外，Intel Advanced SmartCache架構(gòu)用在行動(dòng)處理器上亦很有優(yōu)勢(shì)，系統(tǒng)工作量不高或是處于閑置狀態(tài)下，Intel Core微架構(gòu)可以把其中一顆核心關(guān)掉，以減少處理器的功耗，不過(guò)卻可以保持4MB L2 Cache運(yùn)是保持工作，而且Shared Bus Router更可以因應(yīng)L2 Cache的需求量改變L2 Cache的大小，在不必要時(shí)關(guān)掉部份L2 Cache以減低功耗，但在獨(dú)立L2 Cache的雙核心，如果要把其中一個(gè)Cache關(guān)掉，則必需要把其中一顆核心的L2 Cache資料移交出來(lái)，而且Cache亦會(huì)和核心同時(shí)被關(guān)閉，并沒(méi)法因應(yīng)需求實(shí)時(shí)改變或關(guān)掉部份L2 Cache的容量以減低功耗。

英特爾智能內(nèi)存訪問(wèn)（Intel Smart Memory Access）

 

 

　　Intel Core微架構(gòu)同時(shí)亦改良了記憶體傳取效能，每顆核心均擁有3個(gè)獨(dú)立Prefetchers(2 Data and & 1 Instruction)，及2個(gè)L2 Prefetchers，能同時(shí)地偵出Multiple Streaming及Strided Acess Patterns，讓核心需要的資料提早準(zhǔn)備就緒于L1之中，兩組L2 Prefetchers則會(huì)分析L2 Cache資料并保留有日后需要的資料于L2 Cache之中。Core微架構(gòu)的L1 Cache設(shè)計(jì)放棄使用上代Netburst的Trace Cache設(shè)計(jì)，因?yàn)門(mén)race Cache的最大優(yōu)點(diǎn)在于較長(zhǎng)的Pipeline Stage微架構(gòu)，而Core只擁有14 Stages故此它改用Banias架構(gòu)的8-Way 32KB Instruction Cache + 32KB Data Cache設(shè)計(jì)，雖然容量比AMD K8的 64K Instruction Cache + 64KB Data Cache少一半，但由于AMD的L1 Cache只是2-Way設(shè)計(jì)，因此Intel的L1 Cache命中率相比K8有較輕微的優(yōu)勢(shì)。L2 Cache方面擁有特大的16-Way 256Bit 4MB容量，但Latechy卻下降至和AMD K8相約的12-14ns之間，相比AMD K8只有16-Way 128Bit 1MB(部份型號(hào)只有512KB)，Intel Core微架構(gòu)在改良Cache系統(tǒng)后擁有絕對(duì)優(yōu)勢(shì)。

 

　　但如果對(duì)比系統(tǒng)記憶體存取表現(xiàn)，AMD K8卻因內(nèi)建記憶體控制器而比Intel Core微架構(gòu)優(yōu)勝，但由于Core微架構(gòu)的采用上短Pipeline Stage架構(gòu)及時(shí)脈相對(duì)Netburst微架構(gòu)低，加上高容量的L2 Cache并內(nèi)建Shared Router Bus減少FSB使用，因此系統(tǒng)記憶體控取的表現(xiàn)差距，已不像與上代Netburst微架構(gòu)產(chǎn)品般嚴(yán)重，而為了進(jìn)一步拉近與K8架構(gòu)上的記憶體效能距離，Intel在Core微架構(gòu)中加入全新的記憶體讀取技術(shù)稱(chēng)為Memory Disambiguation。

 

 

　　Memory Disambiguation是一個(gè)十分聰明的設(shè)計(jì)，透過(guò)Out of Order過(guò)程把記憶體讀取次序作出分析。在傳統(tǒng)的微架構(gòu)里，記憶體讀取是按排程順序而被執(zhí)行，如圖上例子Load 4是獨(dú)立的Data X讀取執(zhí)行，亦必需要等待其他Store 1、Load 2及Store 3工作完畢，縱使Load 4的Data X和前面的資料存取動(dòng)作并無(wú)關(guān)系，因?yàn)樘幚砥鞑⒉粫?huì)得悉前面的動(dòng)作會(huì)否改變Data X的數(shù)值，所以不能重新排序并分析Load 4能否提前執(zhí)行。

 

 

　　在Intel Core微架構(gòu)中透過(guò)智能的分析機(jī)制，能預(yù)知Load 4的Data X是完全獨(dú)立，并可讓它提早執(zhí)行。正因如此Memory Disambigutaion能減少處理器的等候時(shí)間減少閑置，同時(shí)減低記憶體讀取的延遲值，而且它可以偵出沖突并重新讀取正確的資料及重新執(zhí)行指令，保證運(yùn)作結(jié)果不會(huì)出現(xiàn)嚴(yán)重，但在正常情況下Memory Disambirutation出錯(cuò)的機(jī)會(huì)率甚低。

 

英特爾高級(jí)數(shù)字媒體增強(qiáng)（Intel Advanced Digital Media Boost ）

 

　　Intel Core微架構(gòu)同時(shí)亦針對(duì)SSE指令執(zhí)行作出了改良，稱(chēng)為Intel Advanced Digital Media Boost技術(shù)，新一代Core微架構(gòu)擁有128Bit-SIMD interger arithmetic及128bit SIMD雙倍精準(zhǔn)度Floating-Point Operations。傳統(tǒng)的處理器設(shè)計(jì)只有64Bit的SIMD interger arithmetic及Floating-Point Operations，因此在執(zhí)行128Bit的SSE、SSE2及SSE3指令時(shí)，需要把指令分拆為兩個(gè)64Bit指令，并需要兩個(gè)時(shí)脈周期完成，但Core微架構(gòu)則只需要一個(gè)時(shí)脈調(diào)期便能完成，執(zhí)成效率提升達(dá)一倍，現(xiàn)時(shí)SSE指令集已經(jīng)十分普遍地用于主流的軟件中，包括繪圖、影像、音像、加密、數(shù)學(xué)運(yùn)算等用途，單周期128Bit處理器能力以時(shí)脈以外的方法提升效能，令處理器擁有高能源效益表現(xiàn)。

　　以下測(cè)試數(shù)據(jù)來(lái)自于GamePC網(wǎng)站，測(cè)試選擇的是一顆Xeon 5140處理器，屬于已發(fā)布的Woodcrest中比較主流的產(chǎn)品，頻率2.33GHz，4MB L2緩存，支持1333MHz FSB。

 

 

 

 Xeon 5140處理器

 

 

 系統(tǒng)空閑時(shí)降頻到2GHz以降低功耗

 

 

 CPU-Z已經(jīng)可以很好的識(shí)別

 

　　Woodcrest核心Xeon 5100系列處理器，相比不久前發(fā)布的Xeon 5000系列，在很多方面都有不同。接口上，兩者同為L(zhǎng)GA771，但5100系列是基于新的Core微架構(gòu)，功耗更低，L2緩存智能共享，并且支持1333MHz FSB。

 

 

　　以上是Intel Xeon系列處理器roadmap，其中也表明了各代在規(guī)格上的區(qū)別。在2007年初，Intel將發(fā)布四核心處理器。

● 測(cè)試平臺(tái)

 

 

 

 

　　以上是這次測(cè)試的平臺(tái)信息，包括了Xeon 5100系列、Xeon 5000系列以及AMD Opteron系列。以下是測(cè)試成績(jī)?nèi)∽訥amePC網(wǎng)站，只供讀者參考，并不代表泡泡網(wǎng)觀點(diǎn)。

 

　　總體來(lái)看，Xeon 5100系列相比Xeon 5000系列在功耗和性能方面都有不錯(cuò)的改進(jìn)，體現(xiàn)出了非常高的性能/功耗比，但相比AMD Opteron來(lái)說(shuō)，似乎優(yōu)勢(shì)并不大，在許多項(xiàng)目中還是落后。AMD即將在8月1日發(fā)布新一代Socket F Opteron處理器，其在各方面都會(huì)有所突破，屆時(shí)Intel將面臨更大的挑戰(zhàn)。<

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