臺(tái)積電公布5nm工藝進(jìn)度，未來產(chǎn)能將好于7nm
衡量半導(dǎo)體工藝發(fā)展水平的一個(gè)關(guān)鍵指標(biāo)，就是看它的量產(chǎn)芯片的產(chǎn)能。其中缺陷密度就與產(chǎn)能息息相關(guān)，任何半導(dǎo)體制造工藝的目標(biāo)都是隨著時(shí)間的推移將缺陷率降至低，從而為客戶的訂單提供更充足的產(chǎn)能。
缺陷密度指的是每平方厘米的缺陷數(shù)量。低于0.5個(gè)缺陷/平方厘米的缺陷密度通常代表該工藝已經(jīng)相當(dāng)成熟，而臺(tái)積電在2019年11月宣布其當(dāng)時(shí)N7（7nm）工藝的缺陷密度已經(jīng)達(dá)到0.09個(gè)單位。目前，人們習(xí)慣將新工藝的缺陷密度與同一時(shí)間的舊工藝缺陷密度進(jìn)行比較，所以臺(tái)積電在本周的TSMC技術(shù)研討會(huì)放出了下面這張圖表：
可以看出，目前臺(tái)積電的N5工藝缺陷密度要比N7在開發(fā)周期的同一時(shí)間更低。晚些時(shí)候，他們又給出了更詳細(xì)的線性圖：
這意味著，臺(tái)積電的N5工藝目前每立方厘米約有0.10-0.11個(gè)缺陷。同時(shí)，該公司預(yù)計(jì)，隨著下季度大批量生產(chǎn)的增加，缺陷率將低于0.10。
5nm產(chǎn)能略微提高的部分原因可能是EUV（極紫外光刻）技術(shù)被越來越廣泛使用。過去DUV技術(shù)需要4個(gè)步驟完成的制造，EUV用一個(gè)步驟就能取代，步驟的精簡(jiǎn)也就減少了缺陷產(chǎn)生的潛在風(fēng)險(xiǎn)。
基于臺(tái)積電領(lǐng)先個(gè)5nm工藝（N5）的首批產(chǎn)品，預(yù)計(jì)會(huì)是今年晚些時(shí)候發(fā)布的智能手機(jī)處理器。
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