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　　Intel Core微架構同時亦改良了記憶體傳取效能，每顆核心均擁有3個獨立Prefetchers(2 Data and & 1 Instruction)，及2個L2 Prefetchers，能同時地偵出Multiple Streaming及Strided Acess Patterns，讓核心需要的資料提早準備就緒于L1之中，兩組L2 Prefetchers則會分析L2 Cache資料并保留有日后需要的資料于L2 Cache之中。Core微架構的L1 Cache設計放棄使用上代Netburst的Trace Cache設計，因為Trace Cache的最大優(yōu)點在于較長的Pipeline Stage微架構，而Core只擁有14 Stages故此它改用Banias架構的8-Way 32KB Instruction Cache + 32KB Data Cache設計，雖然容量比AMD K8的 64K Instruction Cache + 64KB Data Cache少一半，但由于AMD的L1 Cache只是2-Way設計，因此Intel的L1 Cache命中率相比K8有較輕微的優(yōu)勢。L2 Cache方面擁有特大的16-Way 256Bit 4MB容量，但Latechy卻下降至和AMD K8相約的12-14ns之間，相比AMD K8只有16-Way 128Bit 1MB(部份型號只有512KB)，Intel Core微架構在改良Cache系統(tǒng)后擁有絕對優(yōu)勢。

 

　　但如果對比系統(tǒng)記憶體存取表現(xiàn)，AMD K8卻因內建記憶體控制器而比Intel Core微架構優(yōu)勝，但由于Core微架構的采用上短Pipeline Stage架構及時脈相對Netburst微架構低，加上高容量的L2 Cache并內建Shared Router Bus減少FSB使用，因此系統(tǒng)記憶體控取的表現(xiàn)差距，已不像與上代Netburst微架構產品般嚴重，而為了進一步拉近與K8架構上的記憶體效能距離，Intel在Core微架構中加入全新的記憶體讀取技術稱為Memory Disambiguation。

 

 

　　Memory Disambiguation是一個十分聰明的設計，透過Out of Order過程把記憶體讀取次序作出分析。在傳統(tǒng)的微架構里，記憶體讀取是按排程順序而被執(zhí)行，如圖上例子Load 4是獨立的Data X讀取執(zhí)行，亦必需要等待其他Store 1、Load 2及Store 3工作完畢，縱使Load 4的Data X和前面的資料存取動作并無關系，因為處理器并不會得悉前面的動作會否改變Data X的數(shù)值，所以不能重新排序并分析Load 4能否提前執(zhí)行。

 

 

　　在Intel Core微架構中透過智能的分析機制，能預知Load 4的Data X是完全獨立，并可讓它提早執(zhí)行。正因如此Memory Disambigutaion能減少處理器的等候時間減少閑置，同時減低記憶體讀取的延遲值，而且它可以偵出沖突并重新讀取正確的資料及重新執(zhí)行指令，保證運作結果不會出現(xiàn)嚴重，但在正常情況下Memory Disambirutation出錯的機會率甚低。

 

英特爾高級數(shù)字媒體增強（Intel Advanced Digital Media Boost ）

 

　　Intel Core微架構同時亦針對SSE指令執(zhí)行作出了改良，稱為Intel Advanced Digital Media Boost技術，新一代Core微架構擁有128Bit-SIMD interger arithmetic及128bit SIMD雙倍精準度Floating-Point Operations。傳統(tǒng)的處理器設計只有64Bit的SIMD interger arithmetic及Floating-Point Operations，因此在執(zhí)行128Bit的SSE、SSE2及SSE3指令時，需要把指令分拆為兩個64Bit指令，并需要兩個時脈周期完成，但Core微架構則只需要一個時脈調期便能完成，執(zhí)成效率提升達一倍，現(xiàn)時SSE指令集已經十分普遍地用于主流的軟件中，包括繪圖、影像、音像、加密、數(shù)學運算等用途，單周期128Bit處理器能力以時脈以外的方法提升效能，令處理器擁有高能源效益表現(xiàn)。