千項數(shù)據(jù)達成！DDR3內(nèi)存深度對比測試
在測試內(nèi)存頻率、內(nèi)存時序、內(nèi)存帶寬以及應(yīng)用程序和游戲性能的表現(xiàn)之前，我們還是來簡要的介紹下內(nèi)存的性能與規(guī)格表現(xiàn)，對于熟知的內(nèi)存頻率我們就不再這里贅述了，畢竟更高的內(nèi)存頻率可以獲得更高的理論數(shù)據(jù)帶寬。
那么影響內(nèi)存的性能的就剩下了內(nèi)存時序，當然主板以及CPU也會對內(nèi)存的性能發(fā)揮產(chǎn)生一定的影響。內(nèi)存在與CPU建立通訊和數(shù)據(jù)傳輸時，為了保證數(shù)據(jù)傳輸?shù)呐鋵π枰粋€響應(yīng)時序，根據(jù)JEDEC（Joint Electron Device Engineering Council，固態(tài)技術(shù)協(xié)會）的DDR3內(nèi)存規(guī)范，影響這個響應(yīng)時序的參數(shù)包括CL、tRCD、tRP、tRAS四個參數(shù)，它們的響應(yīng)時間都是以整數(shù)周期來計算的。當然影響上述四個參數(shù)，其余的tRC、tRFC、tRRD、tWR等參數(shù)也會影響到內(nèi)存性能發(fā)揮。
● tCL（CAS Latency Control）
tCL是內(nèi)存讀寫操作前列地址控制器的潛伏時間，也就是說CAS控制器從接受一個指令到執(zhí)行指令之間的時間，很顯然tCL周期數(shù)越短，那么對于傳輸前的時間效率利用率更高，不過這會引發(fā)一個問題就是會加大數(shù)據(jù)的丟失的幾率，所以tCL并不允許工作在超低的時序下。
● tRCD（RAS to CAS Delay）
tRCD代表行尋址到列尋址的延遲時間，當然也是數(shù)值越小越好。對內(nèi)存進行讀、寫或刷新操作時，需要在這兩種脈沖信號之間插入延遲時鐘周期。在 JEDEC規(guī)范中，它是排在第二的參數(shù)，降低此延時，可以提高系統(tǒng)性能。如果該值設(shè)置太低，同樣會導致系統(tǒng)不穩(wěn)定。
● tRP（Row Precharge Timing）
tRP代表內(nèi)存行地址控制器預充電時間，同樣預充電時間越短，內(nèi)存性能越好，tRP用來設(shè)定在另一行能被激活之前，RAS需要的充電時間。tRP參數(shù)設(shè)置太長會導致所有的行激活延遲過長，較短的時鐘周期可以更快地激活下一行。然而想要把tRP設(shè)置在較低的時鐘周期對于大多數(shù)內(nèi)存都有很高的要求，并且會造成行激活之前的數(shù)據(jù)丟失，內(nèi)存控制器不能順利地完成讀寫操作。
● tRAS（Min RAS Active Timing）
tRAS代表內(nèi)存行有效至預充電的最短周期，如果tRAS的周期太長，系統(tǒng)會因為無謂的等待而降低性能。降低tRAS周期會導致已被激活的行地址會更早的進入非激活狀態(tài)。而tRAS的周期太短，則可能因缺乏足夠的時間而無法完成數(shù)據(jù)的突發(fā)傳輸，這樣會引發(fā)丟失數(shù)據(jù)或損壞數(shù)據(jù)。DDR3內(nèi)存tRAS時序一般在：24-33個周期左右。
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